VHDL 与可编程逻辑器件数字设计

为什么做这件事

硬件和软件不一样 —— 芯片做出来就改不了了，错误必须在流片前发现。所以数字设计的重点不只是「写出电路」，而是「怎么证明它一定对」。

我做了什么

• 使用 VHDL 设计并验证组合与时序数字电路，包括 AOI 逻辑和可寻址锁存结构。
• 在 Active-HDL 中开发自检测试平台，支持组合逻辑设计的功能验证。
• 实现模块化、参数化的 VHDL 组件和可复用的测试/约束模板，支持可扩展系统设计。
• 运用结构化设计方法，通过 FPGA 逻辑控制精密模拟前端（TC514）。
• 按 PLD 设计流程完整走了一遍：选 Lattice 器件、写时序与 I/O 约束、在 ispLEVER 里综合与布局布线、分析关键路径，最后用 Active-HDL 做 SDF 反标的后仿真，验证建立时间和保持时间。
• 过程中真正卡住的是三件事：时序仿真跑不过、异步复位的毛刺、组合逻辑成环导致的竞态。分别靠改设计、调约束和仿真调试解决 —— 这三个故障也是我对「硬件为什么必须在流片前证明正确」理解最深的一次。

用到的技术

• VHDL
• FPGA
• Active-HDL
• 自检测试平台
• 时序逻辑设计